IBM и Siemens вместе научат инженеров проектировать чипы будущего — ангстремные и с наноштабелированием

Через четыре года возможности передовых на сегодня техпроцессов с нормами 2 нм будут исчерпаны. Для перехода на следующий уровень производительности IBM разработала 0,7-нм техпроцесс с новой трёхмерной архитектуре Nanostack (дословно — наностопка) или CFET. Это будет революция, к которой проектировщиков нужно готовить заранее, с чем IBM готова помочь миру в партнёрстве с Siemens.

Мастерская локальных ИИ: салат картофельный с Qwen3.8

Лучший процессор под DDR4 в 2026 году: AM4 против LGA 1700

Выбираем лучшие игровые ноутбуки на российском рынке (вторая половина 2026 года)

Сравнительный тест камер флагманских смартфонов (2026): итоги

Обзор HONOR Pad X9b Max: универсальный большой планшет с антибликовым экраном

Компьютер месяца, спецвыпуск: выбираем мини-ПК для работы и развлечений в эпоху дефицита чипов памяти

Групповое тестирование 46 видеокарт в The Witcher 3: Wild Hunt — Remastered

Источник изображений: IBM

В разработке чипов инженерам давно помогают программные инструменты для автоматизации этих процессов — EDA (Electronic Design Automation). Это комплекс программ, с помощью которых инженеры разрабатывают, моделируют, проверяют и подготавливают к производству микросхемы. По сути, эти программы позволяют создать цифрового двойника будущего чипа, который будет не так уж сильно отличаться от воплощенного позже в кремнии. Техпроцессы ещё могут быть не внедрены на производстве, а инженеру уже примерно понимают, на что будут способны их проекты. Именно на это делает ставку IBM, обещая вскоре представить комплект средств проектирования (PDK) для экспериментальной технологии Nanostack с узлом 0,7 нм (7 ангстрем).

Новая архитектура предполагает вертикальное расположение комплементарных пар транзисторов вместо их размещения рядом в одной плоскости. По расчётам IBM, это позволит эффективнее использовать площадь кристалла и повысить плотность компонентов. Так, ещё в июне 2026 года компания заявила о возможности разместить около 100 млрд транзисторов на кристалле площадью 150 мм2 — это почти вдвое больше, чем в случае 2-нм техпроцесса. В IBM также заявили о потенциальном повышении производительности на 50 % либо о снижении потребления на 70 % по сравнению с 2-нм чипами.

Подчеркнём, ключевая особенность Nanostack или complementary FET (CFET) — вертикальное расположение (штабелирование) транзисторов n-типа и p-типа друг над другом, которые в традиционных техпроцессах располагаются рядом. Такой подход открывает дополнительную возможность масштабирования микросхем в третье измерение и даёт массу других преимуществ, но неизбежно усложняет проектирование: инженерам необходимо учитывать сопротивление проводников, паразитную ёмкость и тепловое взаимодействие между расположенными друг над другом элементами. Поэтому разработчикам чипов будущего потребуются новые модели и методы расчёта электрических характеристик схем.

Пилотный комплект PDK будет включать библиотеки стандартных логических ячеек и массивов SRAM — статической оперативной памяти. С их помощью разработчики смогут создавать тестовые схемы, экспериментировать с размещением компонентов и разводкой соединений, а также предварительно оценивать плотность компоновки, энергопотребление и производительность. IBM подчёркивает, что ранняя версия комплекта не будет содержать всех моделей и инструментов, предусмотренных для полноценного набора проектирования. Её задача — дать разработчикам возможность начать работу с архитектурой Nanostack до появления зрелой технологической платформы.

Поперечные сечения транзисторов разных типов: планарного, FinFET, GAAFET, CFET. Источник изображения: Tokyo Electron

IBM планирует привлекать к проекту разработчиков микросхем, поставщиков систем автоматизированного проектирования электроники (EDA), производителей оборудования и научные организации. Совместная работа должна помочь адаптировать проектные инструменты к новой архитектуре и исследовать особенности электрического и теплового взаимодействия компонентов. Выпуск предварительного PDK запланирован на первый квартал 2027 года, а практическая реализация техпроцесса, если верить планам компании, должна состояться не позднее 2031 года.

Трёхмерная схема (слева) и CFET-транзистор в объективе сканирующего электронного микроскопа. Источник изображения: Imec

Добавим, для развития собственной EDA-экосферы 0,7-нм техпроцесса компания IBM пригласила в партнёры компанию Siemens. Последняя стала серьёзным игроком в области инструментов проектирования в 2017 году после покупки компании Mentor Graphics за $4,5 млрд. Сегодня подразделение Siemens EDA — это безусловный авторитет в области автоматизированного проектирования и IBM сделала хороший выбор, намереваясь заранее научить заинтересованных инженеров создавать чипы будущего.

Было интересно?
Скажите об этом Google, чтобы чаще получать ссылки на наши новости про технологии и рынок it

Источник